FPGA设计——VGA显示-创新互联

1. VGA概述

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VGA(Video Graphics Array)是IBM在1987年推出的一种视频传输，具有分辨率高、显示速率快、颜色丰富等优点，在彩色显示器领域得到了广泛的应用。不支持热插拔，不支持音频传输。

2. VGA时序

下面以640*480@60Hz为例说明VGA时序和FPGA设计，其他分辨率和帧率的可参考VESA中查找。

FPGA设计——VGA显示

计算像素时钟pclk = 800*525*60 = 25200000，注意这里的HSYNC和VSYNC都是低电平有效，且HSYNC在数据行无效区域也要提供。

3. VGA电路图

电路以ADV7123为例：

FPGA设计——VGA显示

4. FPGA逻辑代码

//------------Video Test---------------

parameter IMG_HDISP   =16'd640;
parameter IMG_VDISP = 16'd480;

wire pclk;
assign pclk = clk_25m;

//VIDEO input
reg [15:0] vcnt;
reg [11:0] hcnt;
reg vsync;
reg hsync;
reg [7:0] data;
reg data_valid;

always @(posedge pclk)
   if(hcnt>=(IMG_HDISP+159))
      hcnt <= 0;
   else
      hcnt <= hcnt + 1'b1;
   
always @(posedge pclk)
   if(hcnt>=(IMG_HDISP+159))
      if(vcnt>=(IMG_VDISP+44))
         vcnt <= 0;
      else
         vcnt <= vcnt + 1'b1;
   else
      vcnt <= vcnt;

always @(posedge pclk)
   if((hcnt>=IMG_HDISP+16) & (hcnt<(IMG_HDISP+96)))// & (vcnt>=0) & (vcnt<(IMG_VDISP)))
      hsync <= 1'b1;
   else
      hsync <= 1'b0;      

always @(posedge pclk)
   if(vcnt>=(IMG_VDISP+9) & vcnt<(IMG_VDISP+11))
      vsync <= 1'b1;
   else
      vsync <= 1'b0;

always @(posedge pclk)
   if((hcnt>=0) & (hcnt<(IMG_HDISP)) & (vcnt>=0) & (vcnt<(IMG_VDISP)))
      data_valid <= 1'b1;
   else
      data_valid <= 1'b0;      
      
always @(posedge pclk)
   if(vsync)
      data <= 0;
   else if((hcnt>=0) & (hcnt<(IMG_HDISP)) & (vcnt>=0) & (vcnt<(IMG_VDISP/4)))
//      data <= data + 1'b1;
      if(hcnt>=0 & hcnt<(IMG_HDISP/4))
         data <= 8'h00;
      else if(hcnt>=(IMG_HDISP/4) & hcnt<(2*IMG_HDISP/4))
         data <= 8'hff;
      else if(hcnt>=(2*IMG_HDISP/4) & hcnt<(3*IMG_HDISP/4))
         data <= 8'h00;
      else
         data <= 8'hff;   
   else if((hcnt>=0) & (hcnt<(IMG_HDISP)) & (vcnt>=(IMG_VDISP/4)) & (vcnt<(2*IMG_VDISP/4)))
      if(hcnt>=0 & hcnt<(IMG_HDISP/4))
         data <= 8'hff;
      else if(hcnt>=(IMG_HDISP/4) & hcnt<(2*IMG_HDISP/4))
         data <= 8'h00;
      else if(hcnt>=(2*IMG_HDISP/4) & hcnt<(3*IMG_HDISP/4))
         data <= 8'hff;
      else
         data <= 8'h00;      
//      data <= data + 1'b1;
   else if((hcnt>=0) & (hcnt<(IMG_HDISP)) & (vcnt>=(2*IMG_VDISP/4)) & (vcnt<(3*IMG_VDISP/4)))
      if(hcnt>=0 & hcnt<(IMG_HDISP/4))
         data <= 8'h00;
      else if(hcnt>=(IMG_HDISP/4) & hcnt<(2*IMG_HDISP/4))
         data <= 8'hff;
      else if(hcnt>=(2*IMG_HDISP/4) & hcnt<(3*IMG_HDISP/4))
         data <= 8'h00;
      else
         data <= 8'hff;   
//      data <= data + 1'b1;
   else if((hcnt>=0) & (hcnt<(IMG_HDISP)) & (vcnt>=(3*IMG_VDISP/4)) & (vcnt<(IMG_VDISP)))
//      data <= data + 1'b1;
      if(hcnt>=0 & hcnt<(IMG_HDISP/4))
         data <= 8'hff;
      else if(hcnt>=(IMG_HDISP/4) & hcnt<(2*IMG_HDISP/4))
         data <= 8'h00;
      else if(hcnt>=(2*IMG_HDISP/4) & hcnt<(3*IMG_HDISP/4))
         data <= 8'hff;
      else
         data <= 8'h00;   
   else
      data <= 0;
      
assign lcd_vs = ~vsync;
assign lcd_hs = ~hsync;
assign vga_red 	= data;
assign vga_green 	= data;
assign vga_blue 	= data;

assign lcd_dclk = clk_25m;
assign lcd_blank = 1'b1;
assign lcd_sync  = 1'b0;

wire [7:0] vga_red;
wire [7:0] vga_green;
wire [7:0] vga_blue;

assign lcd_red[9:2] = vga_red;
assign lcd_green[9:2] = vga_green;
assign lcd_blue[9:2] = vga_blue;

5.演示结果

下图为方格显示效果：

FPGA设计——VGA显示

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